UCIe 2.0: Rozwój otwartego ekosystemu chipletów dzięki pakowaniu 3D i łatwości zarządzania

Konsorcjum Universal Chiplet Interconnect Express (UCIe) Konsorcjum ogłosiło wydanie specyfikacji UCIe 2.0co stanowi dalszy rozwój otwartego ekosystemu chipletów.

Najnowsza specyfikacja wprowadza kilka kluczowych ulepszeń. Po pierwsze, dodaje wsparcie dla ustandaryzowanej architektury systemu dla zarządzania, testowania i debugowania (DFx) w wielu chipsetach przez cały cykl życia systemu w pakiecie (SiP). Obejmuje to opcjonalną architekturę UCIe DFx Architecture (UDA), która integruje niezależną od dostawcy strukturę zarządzania w każdym chiplecie w celu testowania, telemetrii i funkcji debugowania.

Dodatkowo, UCIe 2.0 zapewnia wsparcie dla pakowania 3D z hybrydowym łączeniem. Nowy standard UCIe-3D obsługuje bump pitches w zakresie od zaledwie 1 mikrona do 25 mikronów, umożliwiając większą gęstość przepustowości i lepszą wydajność energetyczną w porównaniu do architektur 2D i 2.5D.

"Konsorcjum UCIe wspiera zróżnicowaną gamę chipsetów, aby sprostać potrzebom szybko zmieniającej się branży półprzewodników" - powiedział Cheolmin Park, prezes i wiceprezes ds. korporacyjnych w Samsung Electronics.

Specyfikacja UCIe 2.0 opiera się na poprzednich iteracjach, opracowując kompleksowy stos rozwiązań i zachęcając do interoperacyjności między rozwiązaniami chipsetowymi.

Specyfikacja obejmuje również zoptymalizowane projekty pakietów w celu ułatwienia interoperacyjności i testowania zgodności, umożliwiając dostawcom walidację obsługiwanych funkcji ich urządzeń opartych na UCIe w stosunku do znanej implementacji referencyjnej.

Warto zauważyć, że specyfikacja UCIe 2.0 pozostaje w pełni kompatybilna wstecz z UCIe 1.1 i 1.0, zapewniając płynne przejście dla istniejących projektów opartych na chipletach.